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台积电为新的 3nm节点创建设计选项

来源： | 发布日期：2022-07-05

台积电 (TSMC) 已经创建了其即将推出的 3nm FinFET 节点的版本，该节点将于今年晚些时候推出，使芯片设计人员能够提高性能、功率效率和晶体管密度 - 或选择这些选项的平衡。

台积电的 3nm 技术将于 2022 年晚些时候开始生产，将采用该公司的 FinFlex 架构，提供具有 3-2 鳍片配置以提高性能、2-1 鳍片配置以提高功率效率和晶体管密度或 2-2 鳍片的标准单元选择高效性能的配置。

台积电 FinFlex 架构产品

全球领先的芯片代工厂商上周在其 2022 年北美技术研讨会上宣布了 FinFlex 。借助新架构，客户可以创建带有功能块的 SoC 设计，实现各种鳍片配置，以满足性能、功耗和裸片尺寸目标。

“对计算能力和能源效率的需求比以往任何时候都增长得更快，为半导体行业创造了前所未有的机遇和挑战，”台积电首席执行官 CC Wei 在活动中表示。

通过在新的 3nm 节点启动时提供一系列选择，该公司将填补三星或英特尔等竞争对手可能寻求利用的空白，因为这三家公司的目标是在工艺技术上处于领先地位。根据市场研究公司 Gartner的数据，台积电在先进的 7nm 和 5nm 节点中占据了 90% 的业务。

台积电表示，其 3nm 工艺技术旨在实现鳍片配置的组合。

“与我们的 EDA 合作伙伴密切合作，我们将使我们的客户能够通过使用相同的工具集在他们的产品中充分利用 TSMC FinFlex，”台积电全球营销负责人 Godfrey Cheng 说。

Cheng 表示，芯片设计人员最近的一个趋势是混合 CPU。新的 CPU 具有高性能内核以及其他可提高能效的内核，以及 GPU 内核和固定功能块。高能效 CPU 内核可处理大部分日常工作负载。随着工作负载的增加，高性能内核会激活。与这些 CPU 内核相辅相成的是超高效和超密集的 GPU 和固定功能块。

Cheng 表示，借助 TSMC FinFlex，产品设计人员可以优化每个功能块的鳍片配置，而不会影响其他功能块，所有这些都在同一个芯片上。

在上周的技术研讨会上，台积电还宣布正在开发 N6e，这是一种工艺技术，旨在为边缘 AI 和物联网设备提供更高的计算能力和能源效率。N6e 将基于台积电的 7nm 工艺。

随着领先的代工厂在先进节点采用异构集成，封装技术变得越来越重要。

在研讨会上，该公司展示了其 SoIC 芯片堆叠技术，其中包括世界上第一个基于 SoIC 的 CPU，该 CPU 采用晶片上芯片 (CoW) 技术将 SRAM 堆叠为 3 级缓存。

该公司还详细介绍了使用晶圆上晶圆 (WoW) 技术堆叠在深沟槽电容器芯片顶部的智能处理单元。

随着 CoW 和 WoW 的 7nm 芯片的生产，台积电表示将从 2023 年开始提供 5nm 的封装技术。为了满足对 SoIC 和其他台积电 3DFabric 系统集成服务的需求，该公司将从世界上第一个全自动开始生产2022年下半年3DFabric工厂。

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